AND 和 OR 逻辑门的 VHDL 代码

先决条件——逻辑门的介绍
使用 VHDL(VHSIC 硬件描述语言)编程语言设计和实现AND和OR 逻辑门。

1. 与门逻辑开发：
与逻辑门可以实现如下 –

AND Gate 的真值表是：

A	B	Y = A AND B
0	0	0
0	1	0
1	0	0
1	1	1

执行 –
下面是上述逻辑在 VHDL 语言中的实现。

-- VHDL Code for AND gate

-- Header file declaration

library IEEE;
use IEEE.std_logic_1164.all;

-- Entity declaration

entity andGate is

    port(A : in std_logic;      -- AND gate input
         B : in std_logic;      -- AND gate input
         Y : out std_logic);    -- AND gate output

end andGate;

-- Architecture definition

architecture andLogic of andGate is

 begin
    
    Y <= A AND B;

end andLogic; 

2. 或门逻辑开发：
OR 逻辑门可以实现如下：

或门的真值表是：

A	B	Y = A OR B
0	0	0
0	1	1
1	0	1
1	1	1

执行 –
下面是上述逻辑在 VHDL 语言中的实现。

-- VHDL Code for OR gate

-- Header file declaration

library IEEE;
use IEEE.std_logic_1164.all;

-- Entity declaration

entity orGate is

    port(A : in std_logic;      -- OR gate input
         B : in std_logic;      -- OR gate input
         Y : out std_logic);    -- OR gate output

end orGate;

-- Architecture definition

architecture orLogic of orGate is

 begin
    
    Y <= A OR B;

end orLogic;