逻辑电路分为两类-(a)组合电路和(b)顺序电路。

在组合电路中，输出仅取决于最新输入的条件。

在顺序电路中，输出不仅取决于最新的输入，而且还取决于较早输入的条件。顺序电路包含存储元件。

顺序电路分为三种类型-

双稳态-双稳态电路具有两个稳定的工作点，并且将处于两种状态。示例-存储器单元，锁存器，触发器和寄存器。

单稳态-单稳态电路只有一个稳定的工作点，即使暂时将它们扰动到相反的状态，它们也会及时返回到其稳定的工作点。示例：计时器，脉冲发生器。

非稳态-电路有几个国家之间没有稳定工作点和振荡。示例-环形振荡器。

CMOS逻辑电路

基于或非门的SR锁存器

如果设置输入(S)等于逻辑“ 1” ，并且复位输入等于逻辑“ 0”。那么输出Q将被强制为逻辑“ 1” 。虽然$ \ overline {Q} $被强制为逻辑“ 0” 。这意味着SR锁存器将被设置，而不管其先前的状态如何。

类似地，如果S等于“ 0”且R等于“ 1”，则输出Q将被强制为“ 0”，而$ \ overline {Q} $被强制为“ 1” 。这意味着无论其先前保持的状态如何，锁存器都会复位。最后，如果输入S和R都等于逻辑“ 1”，则两个输出都将被强制为逻辑“ 0” ，这与Q和$ \ overline {Q} $的互补性冲突。

因此，在正常操作期间不允许使用此输入组合。表中给出了基于NOR的SR锁存器的真值表。

下图显示了基于或非门的CMOS SR锁存器。

如果S等于V _OH并且R等于V _OL ，则两个并联的晶体管M1和M2都将导通。节点$ \ overline {Q} $上的电压将假定逻辑低电平V _OL = 0。

同时，M3和M4都关断，这导致节点Q上的逻辑高电压V _OH 。如果R等于V _OH且S等于V _OL ，则M1和M2关断， M3和M4已打开。

基于与非门的SR锁存器

图中显示了基于NAND的SR锁存器的框图和门级示意图。 S和R输入端子上的小圆圈表示电路对低电平有效输入信号作出响应。表中给出了基于NAND的SR锁存器的真值表

如果S变为0(R = 1时)，则Q变为高电平，将$ \ overline {Q} $拉低，并且锁存器进入置位状态

S = 0则Q = 1 (如果R = 1 )

如果R变为0(而S = 1)，则Q变为高电平，将$ \ overline {Q} $拉低，并且锁存器复位

R = 0则Q = 1 (如果S = 1 )

保持状态要求S和R都必须为高。如果S = R = 0，则不允许输出，因为这将导致不确定的状态。基于NAND门的CMOS SR锁存器如图所示。

图中显示了基于与非门的耗尽负载nMOS SR锁存器。操作类似于CMOS NAND SR锁存器。 CMOS电路实现具有低静态功耗和高噪声容限。

CMOS逻辑电路

时钟SR锁存器

该图显示了添加了时钟的基于NOR的SR锁存器。仅当CLK为高电平时，锁存器才响应输入S和R。

当CLK为低电平时，锁存器保持其当前状态。观察Q改变状态-

• 在正CLK期间S变为高电平时。
• 在CLK低电平时间内S和R发生变化后，在CLK前沿。
• CLK为高电平时，S中的正毛刺
• 在正CLK期间R变为高电平时。

图中显示了基于时钟NOR的SR锁存器的CMOS AOI实现。注意，仅需要12个晶体管。

• 当CLK为低时，N个树N中的两个串联端子断开，并且树P中的两个并联晶体管导通，从而在存储单元中保持状态。

• 当时钟为高电平时，该电路将变成基于NOR的CMOS锁存器，它将响应输入S和R。

基于与非门的时钟SR锁存器

电路由四个“与非”门实现。如果该电路采用CMOS实施，则需要16个晶体管。

• 仅当CLK为高电平时，锁存器才对S或R作出响应。
• 如果输入信号和CLK信号都为高电平有效：即，当CLK =“ 1” S =“ 1”和R =“ 0”时，锁存器输出Q将置位
• 同样，当CLK =“ 1”，S =“ 0”和

当CLK为低电平时，锁存器保持其当前状态。

时钟JK锁存器

上图显示了基于NAND门的时钟JK锁存器。 SR锁存器的缺点是，当S和R都较高时，其输出状态将变得不确定。 JK锁存器通过使用从输出到输入的反馈来消除此问题，从而允许真值表的所有输入状态。如果J = K = 0，则锁存器将保持其当前状态。

如果J = 1且K = 0，则锁存器将在下一个正向时钟边沿置位，即Q = 1，$ \ overline {Q} $ = 0

如果J = 0且K = 1，则锁存器将在下一个正向时钟边沿复位，即Q = 1且$ \ overline {Q} $ = 0。

如果J = K = 1，则锁存器将在下一个正向时钟沿触发

表中给出的真值表总结了时钟控制的JK锁存器的操作。

CMOS D锁存器实现

D锁存器通常通过传输门(TG)开关实现，如图所示。输入TG由CLK激活，而锁存反馈环路TG由CLK激活。当CLK为高电平时，输入D被接受。当CLK变为低电平时，输入开路，并且锁存器设置为先前的数据D.